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    • 专利摘要:
    製造半導體裝置的方法，包括提供支撐閘極電極的基板、藉由進行預先非晶化植入(PAI)製程以及在PAI製程中或不在PAI製程中，將C或N植入源極/汲極區，以非晶化及摻雜位於閘極電極兩側的源極/汲極區、在基板上形成應力誘發層以覆蓋非晶源極/汲極區，以及接著使基板退火以再結晶源極/汲極區。接著，可移除應力誘發層。再者，在使源極/汲極區非晶化之後，可將C或N植入整個源極/汲極區，或是可將C或N僅植入非晶源極/汲極區的上部。
    公开号:TW201320200A
    申请号:TW101136236
    申请日:2012-10-01
    公开日:2013-05-16
    发明作者:Seok-Hoon Kim；Sang-Su Kim；Chung-Geun Koh；Sun-Ghil Lee；Jin-Yeong Joe
    申请人:Samsung Electronics Co Ltd；
    IPC主号:H01L21-00
    专利说明:
    以應力記憶技術製造半導體裝置的方法【相關申請案】
    本申請案主張2011年11月4日於韓國智財局申請的韓國專利申請案第10-2011-0114631號的優先權，其揭露內容在此併入本文參考。
    本發明的概念是有關於一種以應力記憶技術(stress memorization technique，SMT)來製造半導體裝置的方法。
    金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體之通道區的導電性可增加以改善MOS電晶體的效能。舉例而言，可改變通道區的晶格結構以增加電荷載子移動率(charge-carrier mobility)，並因此增加通道區的導電性。
    應力記憶技術(STM)是可用來改變通道區之晶格結構的技術中的一者。具體地，STM需要在通道區附近形成非晶矽區，所述通道區中將形成MOS電晶體的通道，且當應力誘發層(stress inducing layer)位於非晶矽區上時，STM需要使非晶矽區退火。因此，使非晶矽區在應力誘發層對非晶矽區施予應力的狀態中再結晶。結果，形成變形晶體(deformed crystal)。即使在移除應力誘發層之後，變形晶體仍維持其變形狀態(deformed state)。因此，認為應力是被記憶在變形晶體中。
    變形晶體作為通道區的應力源(stressor)，並影響通道區的晶體結構，從而增加了電荷載子移動率。
    同時，因為非晶矽區在其受應力誘發層所誘發的應力下進行再結晶，故在SMT的再結晶製程期間，晶體傾向在各種結晶方向上以不同的速率成長。舉例而言，在再結晶製程中，<001>結晶方向上的晶體成長速率高於<110>結晶方向上的晶體成長速率。在此情況下，晶體成長的停止(pinch off)點可能會出現在(111)晶面(facet)附近，因而產生疊差(stacking fault)，即缺陷區(defective region)。環形硼析出(Halo boron segregation)可能會發生在缺陷區中，並導致例如所要的臨界電壓降低及不想要的關閉漏電流量的問題。
    根據本發明概念的一個觀點，提供一種製造半導體裝置的方法。此方法包括提供具有基板及在基板上部的閘極電極的結構、在閘極電極的兩側中分別形成摻雜非晶源極/汲極區，使得摻雜非晶源極/汲極區跨過基板的通道區而互相隔開；以及接著使基板退火以使摻雜非晶源極/汲極區再結晶，且其中至少藉由將雜質植入基板來形成摻雜非晶源極/汲極區，所述雜質在基板退火期間，使在不同結晶方向上的晶體成長速率之間的速率差減到最小。
    根據本發明概念的另一個觀點，提供一種製造半導體裝置的方法。此方法包括提供基板及配置在基板上部的閘極電極，使得基板具有分別位於閘極電極兩側的源極/汲極區，及置入在源極/汲極區之間的通道區；以及藉由在<001>結晶方向及<110>結晶方向上，以實質上相同的速率在源極/汲極區中成長晶體，以誘發基板之通道區中的應力，而<001>結晶方向及<110>結晶方向實質上分別垂直於及平行於基板的上表面，且其中誘發通道區中的應力包括非晶化源極/汲極區，以形成非晶源極/汲極區；以及接著非晶源極/汲極區經歷固相磊晶(SPE)成長製程，所述固相磊晶成長製程使非晶源極/汲極區再結晶。
    根據本發明概念的又一個觀點，提供一種製造半導體裝置的方法。此方法包括提供基板及在基板上部的閘極電極，使得基板具有位於閘極電極兩側的源極/汲極區；進行預先非晶植入(PAI)製程以非晶化源極/汲極區；將C或N植入非晶化源極/汲極區；形成應力誘發層以覆蓋基板；接著使基板退火以使非晶源極/汲極區再結晶；以及在退火基板後移除應力誘發層。
    根據本發明概念的再一個觀點，提供一種製造半導體裝置的方法。此方法包括提供基板及配置在基板上部的閘極電極，使得基板具有位於閘極電極兩側的源極/汲極區；藉由在20℃至-100℃的溫度範圍下，將C或N植入源極/汲極區以非晶化源極/汲極區；在基板上形成應力誘發層；以及在應力誘發層配置在基板上時，使基板退火以使非晶源極/汲極區再結晶。
    以下，將參照附圖更充分地描述本發明概念的各種實施例及各種實施例的實例。在圖式中，為了清楚起見而可誇示切面所示之元件、層及區(例如植入區)的尺寸以及相對尺寸及形狀。特別地，半導體裝置及在其製造過程期間所製作之中間結構的剖面圖為示意圖。再者，在所有圖式中，類似的元件符號用以表示類似的元件。
    將理解，如果一元件或層描述為「在另一元件或層上」或是「在另一元件或層之上」，但即使圖式中繪示一元件或層直接地形成在另一元件或層上，此類描述仍不僅包括所繪示之一元件或層直接地形成在另一元件或層上的情況，而且也包括其中存在有置入的元件或層。
    本說明書中用來描述本發明概念之特定實例或實施例的目的的其他術語將可由上下文得知。舉例而言，當本說明書中使用術語「包括」時，表示存在所述的特徵或製程，但並不排除存在額外的特徵或製程。
    將參照圖1到圖10來描述根據本發明概念之製造半導體裝置的方法的第一實施例。
    首先參照圖1及圖2，提供上面有閘極電極120的基板100(S100)。閘極電極120位於基板之通道區II上方，而基板100的源極/汲極區I位於通道區II的兩側，並因此源極/汲極區I也位於閘極電極120的兩側。
    在方法之前述操作S100的較特定實例中，在基板100上形成閘極絕緣膜圖案110、閘極電極120及閘極罩幕膜圖案130；接著，在基板100上共形地形成間隙壁膜135，以符合包括閘極電極120及閘極罩幕膜圖案130的底層輪廓(underlying topography)。在此方面，基板100可能是(即，可能是但不限於)P型基板、塊體矽(bulk silicon)基板或絕緣層上有矽基板(silicon-on-insulator substrate)。閘極絕緣膜圖案110可為氧化矽、氮化矽、氮氧化矽(SiON)、氮氧鍺化合物(GexOyNz)、氧矽鍺化合物(GexSiyOz)、高介電常數材料(high-k material)或這些材料之各別材料的疊層(層的堆疊)。高介電常數材料的實例包括(但不限於)二氧化鉿(HfO2)、二氧化鋯(ZrO2)、三氧化二鋁(Al2O3)、五氧化二鉭(Ta2O5)、矽酸鉿(hafnium silicate)、矽酸鋯(zirconium silicate)及這些材料之各別材料的疊層。閘極電極120可為單層的多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、以雜質摻雜的多晶矽、金屬(例如Ta、TaN、TaSiN、TiN、Mo、Ru、Ni或NiSi)或是金屬矽化物，或是這些材料之各別材料的疊層。閘極罩幕膜圖案130可為氧化矽或氮化矽。間隙壁膜135可包括氮化矽。
    接著，參照圖1及圖3，進行預先非晶化植入(pre-amorphization implantation，PAI)製程，使源極/汲極區I非晶化(S110)。
    具體地，在此實施例中，將Ge或Si植入源極/汲極區I，從而形成非晶區140。此時，閘極罩幕膜圖案130保護了閘極電極120。再者，間隙壁膜135沿著閘極電極120之側壁延伸的那些部分實質上避免讓Ge或Si植入至通道區II中。
    然而，一些植入源極/汲極區I的Ge或Si易於在基板100中橫向擴散。因此，基板100之通道區II的一部分(特別是通道區II之鄰近於源極/汲極區I的部分)可能會因PAI製程而非晶化。基於上述，較佳是以10 keV(千電子伏特)至35 keV的植入能量植入Ge或Si，以使在PAI製程中植入的雜質的橫向擴散現象減到最少。也就是說，可控制PAI製程的能量位準(energy level)，以使通道區II的非晶化現象減到最少。
    接著，參照圖1及圖4，將C或N植入非晶化的源極/汲極區I中(S120)。也就是說，在根據本發明概念之製造半導體裝置的方法的第一實施例中，在源極/汲極區I中形成非晶區140(見圖3)之後，將額外的雜質植入源極/汲極區I中，從而形成摻雜非晶區143。在此情況下，同樣地，較佳是以10 keV至15 keV的植入能量來進行植入製程，以使C或N橫向擴散至通道區II中的現象減到最少。
    另外，在此實施例的一個實例中，針對下文中將描述的原因，以1×1014原子/cm2至5×1015原子/cm2的劑量植入C或N。
    此外，可進行額外的植入製程，使得橫越整個摻雜非晶區143之C或N的濃度均勻。然而，本發明的概念不限於此。舉例而言，各個摻雜非晶區143之上部處的C或N的濃度可能與各個摻雜非晶區143之下部處的C或N的濃度不同。也就是說，可控制C或N的劑量以在各個摻雜非晶區143中製造C或N之所要的濃度梯度。舉例而言，可控制劑量，使得各個摻雜非晶區143之上部的C或N的濃度高於各個摻雜非晶區143之下部的濃度。
    另外，如圖3及圖4中所示，在此實施例中，形成與非晶區140深度相同的摻雜非晶區143。然而，本發明的概念不限於此。相反地，可僅使各個非晶區140的上部被摻雜而形成摻雜非晶區143。
    此外，本發明的概念可應用於製造n型通道金屬氧化物半導體(nMOS)電晶體。在本發明概念之前述應用的一實例中，在基板100上形成光阻圖案，以覆蓋除了那些將構成電晶體之nMOS區外的所有基板的區(即，形成光阻圖案以覆蓋基板100之將構成p型通道金屬氧化物半導體(pMOS)區的那些區)。然而，在小於或等於-100℃的溫度下，典型的光阻會硬化，而硬化光阻是難以移除的。因此，較佳是在大於-100℃的溫度下進行C或N的植入製程。
    接著，參照圖5，在前述製造nMOS裝置的實例中，在源極/汲極區I上進行離子植入製程，以例如As或P的n導電型雜質來對摻雜非晶區143(即，源極/汲極區I)進行摻雜。在此方面，如果已將C或N以大於5x1015原子/cm2的劑量植入(步驟S120)，則以n導電型雜質來活化(飽和(saturation))源極/汲極區I的現象可能會受到植入C或N的抑制。因此，如上述所提及，較佳是以1x1014原子/cm2至5x1015原子/cm2的劑量來植入C或N，以確保源極/汲極區I被活化。
    注意，根據上述說明，明顯地，本發明的概念並不以如圖5所示及參照圖5所描述之包括源極/汲極(S/D)離子植入製程的方法為限。在本發明概念的另一實例中，可進行淡摻雜汲極(lightly doped drain，LDD)離子植入製程作為替代，以使得各個源極/汲極區I具有LDD結構。
    然後，在任何情況下，參照圖1及圖6，在基板100上共形地形成應力誘發層160以覆蓋間隙壁膜135(操作S130)。再者，在形成應力誘發層160之前，可在間隙壁膜135上共形地形成緩衝氧化膜150。因此，在此情況下，應力誘發層160形成在緩衝氧化膜150上。再者，藉由例如是原子層沈積(atomic layer deposition，ALD)或化學氣相沈積(chemical vapor deposition，CVD)的沈積製程，可形成緩衝氧化膜150及應力誘發層160。
    此外，應力誘發層160是由可施加拉伸應力給通道區II的材料所形成。再者，在此實例中，緩衝氧化膜150是由蝕刻選擇性相對高於應力誘發層160之蝕刻選擇性的材料所形成，使得當移除應力誘發層160時，緩衝氧化膜150可用作蝕刻終止膜。另外，緩衝氧化膜150可避免閘極電極120及間隙壁膜135在移除應力誘發層160期間受到損害。
    因此，在前述方法應用於形成nMOS裝置的實例中，緩衝氧化膜150是由氧化矽形成，而應力誘發層160是由氮化矽形成。然而，應力誘發層160可由除了氮化矽外的其他材料形成。
    接著，參照圖1以及圖7到圖9，使基板100退火以再結晶源極/汲極區I(S140)。
    舉例而言，基板100經歷於相對低的溫度下使基板退火的固相磊晶(solid phase epitaxy，SPE)非熔化製程。
    更具體而言，可在例如450℃至800℃的溫度範圍下以及N2、H2及O2的環境中，將基板100進行退火，以在摻雜非晶區143仍維持固相狀態時，結晶摻雜非晶區143。因此，在製造如上述之nMOS裝置的實例中，使摻雜非晶區143再結晶以形成n型半導體膜145，而各個所述n型半導體膜145為nMOS電晶體的源極/汲極。
    另外，此時，摻雜非晶區143進行再結晶，而應力誘發層160同時對摻雜非晶區143施加應力。此應力使得晶體變形，且不論應力誘發層160隨後是否移除，晶體仍保持變形狀態。也就是說，半導體膜145可記憶由應力誘發層160施予摻雜非晶區143上的應力。在此實施例的一實例中，SPE製程使基板100的Si與植入基板100的C產生結合，從而形成SiC。在<110>方向上，結晶(crystalline)SiC的晶格常數小於非晶矽的晶格常數。因此，源極/汲極區I(更具體的是半導體膜145)會收縮，因而不斷地施加拉伸應力至源極/汲極區I之間的通道區II。此將改變通道區II的晶格結構。如先前所說明，改變晶格結構使電荷載子移動率增加，以致最後的半導體裝置的效能提升。
    然而，藉由作為SMT之一部分的SPE製程而形成在摻雜非晶區143中的晶體可在各種方向上以不同速率成長。舉例而言，參照圖8，在<001>方向為垂直於基板100表面，且<110>方向為實質上平行於基板100之上表面的情況下，<001>方向上的晶體成長速率高於<110>方向上的晶體成長速率。因此，晶體成長的停止點可能會發生在(111)晶面附近，因而產生例如是疊差的缺陷。
    然而，在根據本發明概念之製造半導體裝置的方法的第一實施例中，因為摻雜非晶區143含有C或N，故在以SPE製程使摻雜非晶區143再結晶時，可避免產生上述之半導體膜中的缺陷。
    參照圖9，直線A代表當基板的非晶區(以Si進行PAI製程而形成)經歷SPE製程的快速熱退火(RTA)，且在PAI製程之後未對非晶區進行摻雜時，在<001>方向上的晶體成長速率。直線B代表當基板的非晶區(以Si進行類似的PAI製程而形成)經歷SPE製程中同樣的RTA，且根據本發明概念的觀點在PAI製程及RTA製程之間以C對非晶區進行摻雜時，在<001>方向上的晶體成長速率。如圖9的圖形所示，當連續執行RTA歷時30秒時，不含有任何C雜質之非晶區的<001>方向上的晶體成長速率(以直線A表示)大約為1.4 nm/sec，而摻雜非晶區之<001>方向上的晶體成長速率(以直線B表示)則大約為0.6 nm/sec。因此，這些結果顯示出，與進行省略摻雜(C植入)製程之SPE製程的類似方法相比，根據本發明概念之觀點的額外C植入步驟使得<001>方向上的晶體成長速率降低大約60%。
    因此，顯示出根據本發明概念之製造半導體裝置的方法的第一實施例可使<001>方向上的晶體成長速率與<110>方向上的晶體成長速率之間的速率差降低，並因此可使晶體缺陷減少。
    在此方面，圖8顯示SPE製程是如何以晶體成長不會在(111)晶面附近停止的方法來進行。另外，本發明者證實這些結果與即使在再結晶期間不存在應力誘發層160時會發生的那些結果相類似。
    接著，如圖1及圖10中所示，可移除應力誘發層160(S150)。
    在此方面，藉由使用H2PO4進行濕蝕刻，可移除應力誘發層160。或者，可藉由乾蝕刻來移除應力誘發層160。在任何情況下，由於緩衝氧化膜150與選擇用於應力誘發層160的材料之間的蝕刻選擇性，故在移除應力誘發層160時，緩衝氧化膜150可作為蝕刻終止層。
    然後，藉由濕蝕刻或乾蝕刻可移除緩衝氧化膜150。舉例而言，藉由使用氫氟酸溶液進行濕蝕刻，可移除緩衝氧化膜150。
    然而，在第一實施例的另一實例中，應力誘發層160可留在基板100上，如圖7中所示。也就是說，最後的半導體裝置可包括應力誘發層160。
    現在，將參照圖2、圖5到圖7以及圖10到圖12來描述根據本發明概念之製造半導體裝置的方法的第二實施例。為了簡化，以下說明將主要針對第一實施例與第二實施例之間的差異。也就是說，除另有詳細描述外，執行第二實施例類似於執行第一實施例，且第二實施例可能涉及所有參照第一實施例所描述的所有變化。
    現在，參照圖2及圖11，提供包括在基板100上之閘極電極120的結構，使得基板100具有位在閘極電極120兩側的源極/汲極區I(S200)。
    然後，參照圖11及圖12，執行PAI製程以非晶化源極/汲極區I(S210)。在此實施例中，PAI製程包括將C或N植入源極/汲極區I。較佳是在-20℃至-100℃的溫度範圍下執行PAI製程。由於如果在高於-20℃的溫度下植入C或N，則源極/汲極區I可能不會非晶化，以及由於如果在低於-100℃的溫度下進行PAI製程，則光阻(在此製程期間，覆蓋例如是pMOS區的區)可能會硬化，故選擇上述之極低的溫度範圍。
    此外，較佳是在5 keV至10 keV的植入能量下進行PAI製程，以避免此時通道區II的有效部分因植入C或N的橫向擴散而非晶化。
    然後，如圖5所示及參照圖5所描述，可將n導電型雜質植入源極/汲極區I(更具體的是植入摻雜非晶區143)。在此情況下，較佳是在前PAI製程期間以1×1014原子/cm2至5×1015atoms/cm2的劑量植入C或N(S210)，以確保源極/汲極區I被植入的n導電型雜質活化(充分飽和)，如先前針對第一實施例所述。
    參照圖6及圖11，形成應力誘發層160以覆蓋基板100(S220)。
    參照圖7及圖11，將基板100退火以再結晶源極/汲極區I(S230)。
    參照圖10及圖11，可移除應力誘發層160(S240)。然而，或者應力誘發層160可留在基板100上，如圖7中所示，使得半導體裝置之最後的結構包括應力誘發層160。
    現在，將參照圖2、圖3以及圖13到圖16來描述根據本發明概念之製造半導體裝置的方法的第三實施例。再者，為了簡化，以下說明將主要針對第一實施例與第三實施例之間的差異。
    首先，參照圖2及圖3，提供包括在基板100上之閘極電極120的結構，使得基板100具有位在閘極電極120兩側的源極/汲極區I。另外，進行PAI製程使源極/汲極區I非晶化，從而形成非晶區140。
    然後，參照圖13，將C或N僅植入各個非晶區140中的一部分。舉例而言，藉由以相對低的植入能量來執行植入製程，以將C或N僅植入各個非晶區140中的上區(見圖3)。因此，未摻雜的非晶區140存在在摻雜非晶區143之下。
    參照圖14，可將n導電型雜質植入未摻雜的非晶區140及摻雜非晶區143。
    參照圖15，在基板100上相繼形成緩衝氧化膜150及應力誘發層160。接著，在SPE製程中將基板100退火，以使源極/汲極區I再結晶，從而形成半導體膜145。由於摻雜非晶區143含有C或N，故在半導體膜145的上部(由再結晶的摻雜非晶區143所構成)中沒有產生缺陷。也就是說，在SPE製程期間，C或N抑制了<001>方向上的晶體成長速率，從而抑制缺陷(例如是疊差)的形成。另一方面，在沒有含C或N的非晶區140中，在SPE製程期間，<001>方向上的晶體成長速率高於<110>方向上的晶體成長速率。因此，晶體成長可能會在(111)晶面附近停止，而導致形成缺陷區170。
    然而，在操作裝置期間，僅有鄰近於閘極電極120之基板100的部分通道區II會形成半導體裝置的電晶體通道。因此，半導體裝置的效能將不會因缺陷區170而顯著地降低，這是由於這些缺陷區可能僅形成在半導體膜145的下部處。
    然後，參照圖16，可移除應力誘發層160。
    在根據本發明概念之製造半導體裝置的方法中，以例如是增加通道區中之電荷載子移動率的方法，將非晶源極/汲極區再結晶以改變通道區的晶格結構，並藉由在源極/汲極區中，使各種方向上之晶體成長速率之間的速率差減到最小，以在再結晶階段期間抑制缺陷的形成。因此，實行本發明的概念可排除例如是環形硼析出而造成臨界電壓值降低及關閉漏電流增加的問題。另外，這些影響及優勢甚至在任何採用SMT的方法中皆可達到。
    最後，上文已詳細地描述本發明概念的實施例及實施例的實例。然而，可以許多不同的形式來實施本發明的概念實施，且不應理解為本發明的概念僅以上文所描述的實施例為限。相反地，描述這些實施例使得此揭露更完善且完整，且更充分地傳達本發明的概念給本領域具有通常知識者。因此，本發明概念的真實精神及範疇不受前述實施例及實例限制，而受以下申請專利範圍定義。
    100‧‧‧基板
    110‧‧‧閘極絕緣膜圖案
    120‧‧‧閘極電極
    130‧‧‧閘極罩幕膜圖案
    135‧‧‧間隙壁膜
    140‧‧‧非晶區
    143‧‧‧摻雜非晶區
    145‧‧‧半導體膜
    150‧‧‧緩衝氧化膜
    160‧‧‧應力誘發層
    170‧‧‧缺陷區
    I‧‧‧源極/汲極區
    II‧‧‧通道區
    S100~S150、S200~S240‧‧‧操作
    藉由參照附圖及詳細地描述較佳實施例，本發明概念的上述及其他觀點與特徵將更顯而易見。
    圖1為根據本發明概念之製造半導體裝置的方法的第一實施例的流程圖。
    圖2到圖8及圖10為中間結構的剖面圖，且共同繪示根據本發明概念之製造半導體裝置的方法的第一實施例的實例。
    圖9為比較在圖7中所示之方法的階段下與在類似但卻省略後PAI摻雜製程之方法的對應階段下，<001>固相磊晶(SPE)晶體成長速率的比較圖。
    圖11為根據本發明概念之製造半導體裝置的方法的第二實施例的流程圖。
    圖12為以根據本發明概念之製造半導體裝置的方法的第二實施例中之必要製程所形成的中間結構的剖面圖。
    圖13到圖16為中間結構的剖面圖，且共同繪示根據本發明概念之製造半導體裝置的方法的第三實施例的實例。
    S100~S150‧‧‧操作
    权利要求:
    Claims (20)
    [1] 一種製造半導體裝置的方法，包括：提供包括基板及在所述基板上部的閘極電極的結構，所述閘極電極具有相對的兩側；在所述閘極電極的所述兩側中分別形成摻雜非晶源極/汲極區，使得所述摻雜非晶源極/汲極區跨過所述基板的通道區而互相隔開；以及接著使所述基板退火，以使所述摻雜非晶源極/汲極區再結晶，以及其中形成所述摻雜非晶源極/汲極區包括將雜質植入所述基板，以在所述基板退火期間，使不同結晶方向上的晶體成長速率之間的速率差減到最小。
    [2] 如申請專利範圍第1項所述之製造半導體裝置的方法，其中形成所述摻雜非晶源極/汲極區包括將C或N植入所述基板。
    [3] 如申請專利範圍第2項所述之製造半導體裝置的方法，其中在5 keV至10 keV範圍內的能量位準下植入所述C或N。
    [4] 如申請專利範圍第2項所述之製造半導體裝置的方法，其中形成所述摻雜非晶源極/汲極區包括：進行預先非晶化植入製程，其中將Si或Ge植入所述基板以形成所述基板的非晶源極/汲極區；以及接著以所述C或N摻雜所述非晶源極/汲極區。
    [5] 如申請專利範圍第4項所述之製造半導體裝置的方法，其中在10 keV至35 keV範圍中的能量位準下植入所述Si或Ge。
    [6] 如申請專利範圍第2項所述之製造半導體裝置的方法，其中形成所述摻雜非晶源極/汲極區包括在非晶化所述基板之區的預先非晶化植入製程中，將所述C或N植入所述基板。
    [7] 如申請專利範圍第2項所述之製造半導體裝置的方法，其中以1x1014原子/cm2至5x1015原子/cm2的劑量植入所述C或N，且更包括將n導電型雜質植入所述摻雜非晶源極/汲極區。
    [8] 如申請專利範圍第1項所述之製造半導體裝置的方法，其中在450℃至800℃的溫度範圍下退火所述基板。
    [9] 如申請專利範圍第1項所述之製造半導體裝置的方法，在使所述基板退火之前，更包括在所述基板之所述摻雜非晶源極/汲極區上形成應力誘發層，所述應力誘發層在所述摻雜非晶源極/汲極區再結晶期間，對所述摻雜非晶源極/汲極區施加應力。
    [10] 如申請專利範圍第9項所述之製造半導體裝置的方法，更包括在所述摻雜非晶源極/汲極區再結晶之後，移除所述應力誘發層。
    [11] 一種製造半導體裝置的方法，包括：提供包括基板及配置在所述基板上部的閘極電極的結構，所述閘極電極具有相對的兩側，其中所述基板具有分別位於所述閘極電極之所述兩側的源極/汲極區，及置入在所述源極/汲極區之間的通道區；以及藉由在<001>結晶方向及<110>結晶方向上，以實質上相同的速率在所述源極/汲極區中成長晶體，以誘發所述基板之所述通道區中的應力，所述<001>結晶方向及所述<110>結晶方向實質上分別垂直於及平行於所述基板的上表面，其中誘發所述通道區中的所述應力包括非晶化所述源極/汲極區，以形成非晶源極/汲極區；以及接著使所述非晶源極/汲極區經歷固相磊晶成長製程，所述固相磊晶成長製程使所述非晶源極/汲極區再結晶。
    [12] 如申請專利範圍第11項所述之製造半導體裝置的方法，其中誘發所述通道區中的所述應力包括在執行所述固相磊晶成長製程之前，將C或N植入所述源極/汲極區，且所述固相磊晶成長製程包括使所述基板退火。
    [13] 如申請專利範圍第12項所述之製造半導體裝置的方法，其中在5 keV至10 keV範圍內的能量位準下植入所述C或N。
    [14] 如申請專利範圍第12項所述之製造半導體裝置的方法，其中誘發所述通道區中的所述應力包括：進行預先非晶化植入製程，其中將Si或Ge植入所述基板以形成所述基板的所述非晶源極/汲極區；以及接著以所述C或N摻雜所述非晶源極/汲極區。
    [15] 如申請專利範圍第14項所述之製造半導體裝置的方法，其中在10 keV至35 keV範圍中的能量位準下植入所述Si或Ge。
    [16] 如申請專利範圍第12項所述之製造半導體裝置的方法，其中非晶化所述源極/汲極區包括預先非晶化植入製程，其中將所述C或N植入所述基板的所述源極/汲極區。
    [17] 如申請專利範圍第12項所述之製造半導體裝置的方法，其中以1x1014原子/cm2至5x1015原子/cm2的劑量植入所述C或N，且更包括將n導電型雜質植入所述非晶源極/汲極區。
    [18] 如申請專利範圍第11項所述之製造半導體裝置的方法，其中所述固相磊晶製程包括在450℃至800℃的溫度範圍內使所述基板退火。
    [19] 如申請專利範圍第11項所述之製造半導體裝置的方法，在進行所述固相磊晶製程之前，更包括在所述基板之所述非晶源極/汲極區上形成應力誘發層，所述應力誘發層在所述非晶源極/汲極區再結晶期間，對所述非晶源極/汲極區施加應力。
    [20] 如申請專利範圍第19項所述之製造半導體裝置的方法，更包括在執行所述固相磊晶製程之後，移除所述應力誘發層。
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